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　　2.3 CPLD邏輯控制
　　整個高速系統的邏輯控制是通過高速CPLD芯片來實現的。選用ALTERA公司的MAX7128E芯片實現，可用編程邏輯門為2500，宏單元數128，邏輯陣列塊數8，用戶可定義I/O腳100個，pin-to-pin延時為5ns。MAX7000系列器件可以通過編程器進行編程，也可以在線編程。本設計采用了在線編程(ISP)。ISP允許在設計開發過程中迅速方便地重復編程，簡化了制作過程，允許器件在編程之前就先裝配到印制板上。
　　系統設計中LED信號燈、FLASH、DA芯片、16路I/O光電隔離接口、模擬開關、Q開關、PWM輸出、軟件復位控制都使用了CE1空間的地址，為了防止這些器件的互相干擾，必須對輸入地址進行譯碼。通過判斷輸入到CPLD的PA[2：6]和PA[16：21]可以知道DSP正在訪問的地址區域，進行 CE1空間的地址譯碼，從而產生相應的控制信號，以實現邏輯控制和時序控制。
　　CPLD上構建的寄存器的高地址都是一樣的，命名為dsp_reg_addr，由Pa16~21構成，若Pa16~21設置為"111000"即表示地址0x0178xxxx。
　　低地址由Pa2~6構成，對10個寄存器尋址，地址對應關系見表1所示。
　　表 1地址分配表

　　2.4 數模轉換模塊
　　數模轉換模塊將DSP處理完的數字信號轉換為模擬信號以控制兩路振鏡的偏轉。由于現在對標記精度的要求越來越高，傳統的8位數模轉換器已無法滿足用戶的需求，因此本系統選用ADI公司的16位高精度數模轉換器AD669芯片，如圖2所示。AD669為16位并行輸入，二級數據緩存結構。設計中將/L1信號直接接地設置為有效，通過控制/CS和LDAC信號分別控制一級緩存和二級緩存。控制振鏡信號的電壓范圍為-10V～+10V，以標記 100mm×100mm幅面大小的標牌為例，精度可達100mm/216=0.0015mm，對應最小輸出電壓為0.00031V。

　　經實驗發現，在上電時，AD669芯片的輸出為一不可控量，會使振鏡在上電瞬間有一個偏轉，倘若偏轉幅度過大，長期使用會導致振鏡的斷裂。為了保護振鏡，可設計一個模擬開關電路以控制AD669芯片上電時的輸出，使其為0V。筆者將模擬開關放在AD669芯片的參考電壓輸入端，通過CPLD實現對模擬開關的控制，來控制參考電壓的有無，從而保證在上電時振鏡不偏轉。
　　3 PCB設計
　　該控制板卡選用主頻200MHz的高速DSP處理芯片，高速信號系統中，存在EMC問題，將影響系統的性能。為了設計出一塊穩定，抗干擾性能好的控制板卡，采取了以下措施
　　1、板層的合理安排
　　該控制板卡為六層板，板層設計為(從頂層到底層依次)信號層-地層-電源層-信號層-地層-信號層。這樣的板層結構安排，使每一個信號層和電源層都緊鄰一個地層，給信號提供一個較短的回流路徑。
　　2、時鐘信號線的處理
　　PCI時鐘信號的一半要靠反射波來提升，因此，時鐘信號CLK走線長度近似為2500 mil，走蛇形線實現(此點在PCI2.2規范的走線要求中有明確規定)。對于DSP芯片，晶振電路盡量靠近DSP芯片，且時鐘信號盡量短。
　　3、SDRAM相關信號線的處理
　　SDRAM 工作頻率為100MHz，在高頻下，信號的傳輸時間和信號的走線長度有直接的關系，已不能忽略此問題。因此SDRAM的數據線和地址線要等長走線，以保證信號傳輸的質量。另外，串擾和振鈴問題在高頻下也極易出現，對SDRAM和DSP接口的控制信號和數據、地址總線信號，在源端串接匹配電阻以提高信號傳輸質量，保證SDRAM在高頻下能正常工作。
　　4、數模電路的隔離處理
　　控制板卡上有數字電路和模擬電路，在布局時，必須考慮數模電路的隔離問題，盡量將數字電路和模擬電路分塊布局，避免數字信號走線跨越模擬電路區域，以防止兩塊電路間的相互干擾。另外數字電路和模擬電路通過0歐電阻一點共地。
　　5、電容的使用
　　在每個數字芯片的電源引腳旁邊放置一個1.01uF的去耦電容。
　　4 總結
　　本系統將高速PCI總線與C6000高速DSP處理器相結合，配以高精度的數模轉換模塊，實現了一套高速高精度的控制系統，并將其成功的運用到振鏡激光標記系統。該系統充分利用了DSP的高速處理能力和內部的高精度定時器，分擔了PC機的實時性任務，從而實現了PC機與DSP控制板卡的優勢互補，實現了實時性標記，保證了標記質量的均勻性。本文還給出了DSP控制板卡在PCB設計階段的注意點，該板卡已在生產實際中投入使用，具有較好的穩定性和抗干擾性。